XJTAG DFT Assistant für OrCAD Capture
Mit dem kostenlosen Plugin kann in der Leiterplatten-Entwurfssoftware OrCAD Capture in wenigen Minuten die Test-Coverage der Schaltung angezeigt werden. Das Plugin wurde von XJTAG, einem Anbieter von Boundary Scan Hardware und Software Tools, entwickelt. Mit diesen frühzeitigen Informationen über die Testbarkeit wird ein Design For Test deutlich vereinfacht und so die Anzahl von nachträglichen Änderungen deutlich verringert.
Viele Kontakte von integrierten Schaltkreisen, wie zum Beispiel bei Ball Grid Arrays (BGA), sind nicht mit Testnadeln zu erreichen, da sich die Anschlüsse unter dem Bauteil befinden und zum Teil nur auf Innenlagen in der Leiterplatte verlegt werden. Diese Verbindungen können nur über JTAG- oder Funktionstests geprüft werden. Viele Designrichtlinien erfordern aber ein Testen aller solcher Leitungen. Bei unerreichbaren Signalen muss ein Entwickler oder der PCB Layouter entscheiden, ob er zusätzliche Testpunkte vergibt oder auf einen Test verzichtet. Dabei sollte die Anzahl der Testpunkte auf Leiterplatten möglichst gering gehalten werden, um die Zuverlässigkeit zu erhöhen und um Platz zu sparen.
Laden Sie sich den kostenlosen XJTAG DFT Assistant für OrCAD Capture herunter und installieren das Plugin in OrCAD Capture. Anschließend ist es in nur wenigen Minuten möglich, einen Report über die Test-Coverage für seinen Schaltplan zu erzeugen. Mit diesem grafischen Report kann der Entwickler sehen, welche Netze später in der Fertigung über Boundary Scan Testverfahren erreicht werden können. Alle verbleibenden Netze sind in dem Report als ungetestet markiert. Hier kann der Entwickler jetzt festlegen, an welchen Netzen er einen Testpunkt vorgibt oder welche Netze ungetestet bleiben sollen.
Diese frühzeitige Information ist sehr wertvoll, da fehlende oder zu viele Testpunkte ein häufiger Grund für ein Re-Design oder kostspielige ECOs (engineering change orders) sind. Der Entwickler erstellt kein komplettes Testprogramm, sondern nutzt lediglich die automatischen Funktionen des Plugins, um die mit JTAG nicht zu testenden Netze zu finden. Wenn erst in der Fertigung festgestellt würde, dass ein wichtiges Netz z. B. nur auf einer Innenlage oder unter Komponenten geroutet ist, dann erfordert es ein Re-Design des Layouts, um zusätzliche Durchkontaktierungen und ausgesparte Testflächen im Schutzlack einzufügen.
Testpunkte verschlechtern die elektrischen Eigenschaften eines Designs, wenn diese als Stubs oder Vias vom Netz abgeführt werden und so die Signalintegrität und elektromagnetische Verträglichkeit negativ beeinflussen. Jeder ungenutzte oder überflüssige Testpunkt beansprucht Platz auf der Oberfläche der Leiterplatte und Abstände zu Bauteilen, damit die Testnadeln den Testpunkt erreichen können. Aber Platz ist kostbar, wenn es um die Miniaturisierung von elektrischen Schaltungen geht.
Das Plugin setzt keine speziellen Kenntnisse der Entwickler über Boundary Scan Testverfahren voraus. Nach dem Erzeugen einer Netzliste werden einmal allen ICs in der Schaltung die frei verfügbaren Boundary Scan Informationen in Form von BSDL-Dateien und die benutzten Versorgungspins zugeordnet. Anschließend kann das Plugin ohne weitere Einstellungen des Nutzers automatisch eine Scan Chain aufbauen und einen Bericht über die Test-Coverage erzeugen. Wenn die Zuordnungen einmal erfolgt sind, ist ein Update für eine neue Netzliste in wenigen Sekunden verfügbar.
Das Plugin bietet neben der Test-Coverage auch noch weitere nützliche Informationen für den Entwickler. Der XJTAG Chain Checker identifiziert allgemeine Fehler im Aufbau bzw. der Beschaltung von JTAG-Ketten, wie falsch angeschlossene oder falsch terminierte TAPs (Test Access Ports). Das ist sozusagen ein weiterer Design Rule Check für den JTAG-Bus im Schaltplan. Die App unterstützt den Entwickler mit Best Practices-Hinweisen zu Design For Test.
